Заказы Vvrig | портал Профессор

О портале
Авторы
Лента заказов
Помощь

Вход

Регистрация

Портал помощи студентам №1

Учебные работы на заказ без посредников
и переплат!

Ваш город:

ул. Добролюбова, 16/2

support@professsor.com

Служба техподдержки с 10:00 до 21:00 по Москве

Меню

Заказать работу
Услуги
Обойти «Антиплагиат»
Готовые работы
Гарантии
Контакты

Главная
Профиль Vvrig
Заказы

Заказы Vvrig

Науки

Экономические науки

Технические науки

Естественные науки

Математические науки

Программирование

Гуманитарные науки

Юридические науки

Иностранные языки

Работа с текстом

Дисциплины

Типы работ

Курсовая

Дипломная работа

Контрольная

Реферат

Статья

Решение задач

Отчет по практике

Шпаргалки

Чертеж

Рецензия

Лабораторная

Ответы на вопросы

Презентация

Перевод

Диплом МБА

Доклад

Диссертация

Бизнес-план

On-line тест

Другое

Статус заказа

В аукционе

Черновик

В работе

На гарантии

В корректировке

В арбитраже

Отменен

Завершен

Найти заказы

5 работ

Стоимость

Дата добавления

Срок сдачи

Шпаргалки

Построить схему и написать на языке Verilog

3 июля 2021 в 14:49

Схемотехника

до 500

3 июля

Описание работы

В аукционе

Ставок еще нет

Описание работы

Vvrig

Построить схему и Verilog-модель регистра на D-триггерах с возможностью загрузки константы 12C7h отдельным логическим сигналом LD_CONST.

Свернуть

Предложить свою ставку

Стоимость

Срок сдачи работы

Опубликовать Свернуть

Предоплата

50%

100%

Комментарий Пожалуйста, не указывайте контактные данные

Шпаргалки

Построить схему

21 июня 2021 в 12:14

Схемотехника

до 500

21 июня

Описание работы

В аукционе

Ставок еще нет

Описание работы

Vvrig

Построить схему на транзисторах КМОП и логических вентилях, реализующую функцию: output reg TS_O; … always @ (TS, DATA) if(TS) TS_O

Свернуть

Предложить свою ставку

Стоимость

Срок сдачи работы

Опубликовать Свернуть

Предоплата

50%

100%

Комментарий Пожалуйста, не указывайте контактные данные

Шпаргалки

Verilog

21 июня 2021 в 12:14

Схемотехника

до 500

21 июня

Описание работы

В аукционе

Ставок еще нет

Описание работы

Vvrig

Описать на языке Verilog модель синхронного RS-триггера с переключающимися приоритетами (вход RE воздействует в состоянии триггера – «1», вход SE – в сост. «0») и входом асинхронной установки (RST) в «0».

Свернуть

Предложить свою ставку

Стоимость

Срок сдачи работы

Опубликовать Свернуть

Предоплата

50%

100%

Комментарий Пожалуйста, не указывайте контактные данные

Шпаргалки

Verilog

21 июня 2021 в 11:45